वीएचडीएल वाइटल™
सिमुलेशन गाइड
परिचय
इस VHDL महत्वपूर्ण सिमुलेशन गाइड में माइक्रोसेमी SoC डिवाइस के लिए डिज़ाइनों का अनुकरण करने के लिए ModelSim का उपयोग करने के बारे में जानकारी है। SoC सॉफ़्टवेयर का उपयोग करने के बारे में अतिरिक्त जानकारी के लिए ऑनलाइन सहायता देखें।
सिमुलेशन करने के बारे में जानकारी के लिए अपने सिम्युलेटर के साथ शामिल दस्तावेज़ देखें।
दस्तावेज़ मान्यताएँ
यह दस्तावेज़ निम्नलिखित मानता है:
- आपने Libero SoC सॉफ़्टवेयर इंस्टॉल किया है। यह दस्तावेज़ Libero SoC सॉफ़्टवेयर v10.0 और उसके बाद के संस्करण के लिए है। सॉफ़्टवेयर के पिछले संस्करणों के लिए, देखें विरासत VHDL महत्वपूर्ण सिमुलेशन गाइड.
- आपने अपना VHDL VITAL सिम्युलेटर स्थापित कर लिया है।
- आप UNIX वर्कस्टेशन और ऑपरेटिंग सिस्टम या PC और Windows ऑपरेटिंग वातावरण से परिचित हैं।
- आप FPGA आर्किटेक्चर और FPGA डिज़ाइन सॉफ्टवेयर से परिचित हैं।
दस्तावेज़ सम्मेलन
यह दस्तावेज़ निम्नलिखित चरों का उपयोग करता है:
- FPGA परिवार लाइब्रेरीज़ को इस प्रकार दिखाया गया है .आवश्यकतानुसार वांछित FPGA परिवार चर को डिवाइस परिवार से प्रतिस्थापित करें। उदाहरण के लिएample: vcom -काम .वीएचडी
- संकलित VHDL लाइब्रेरीज़ इस प्रकार दर्शाई गई हैं । विकल्प वांछित VHDL परिवार चर के लिए आवश्यकतानुसार। VHDL भाषा के लिए आवश्यक है कि लाइब्रेरी नाम अल्फा वर्ण से शुरू हो।
ऑनलाइन सहायता
माइक्रोसेमी SoC सॉफ्टवेयर ऑनलाइन सहायता के साथ आता है। प्रत्येक सॉफ्टवेयर टूल के लिए ऑनलाइन सहायता सहायता मेनू से उपलब्ध है।
स्थापित करना
इस अध्याय में माइक्रोसेमी SoC डिज़ाइनों का अनुकरण करने के लिए मॉडलसिम सिम्युलेटर की स्थापना के बारे में जानकारी दी गई है।
इस अध्याय में सॉफ्टवेयर आवश्यकताएं, माइक्रोसेमी SoC FPGA लाइब्रेरीज़ को संकलित करने के तरीके का वर्णन करने वाले चरण, तथा आपके द्वारा उपयोग किए जाने वाले सिमुलेशन टूल के लिए अन्य सेटअप जानकारी शामिल है।
सॉफ़्टवेयर आवश्यकताएं
इस गाइड में दी गई जानकारी माइक्रोसेमी लिबरो SoC सॉफ्टवेयर v10.0 और इसके बाद के संस्करण तथा IEEE1076-अनुरूप VHDL सिमुलेटर पर लागू होती है।
इसके अतिरिक्त, इस गाइड में मॉडलसिम सिमुलेटर के उपयोग के बारे में जानकारी दी गई है।
इस रिलीज़ द्वारा समर्थित संस्करणों के बारे में विशिष्ट जानकारी के लिए, माइक्रोसेमी पर तकनीकी सहायता प्रणाली पर जाएँ web स्थल (http://www.actel.com/custsup/search.html) और कीवर्ड थर्ड पार्टी खोजें।
ModelSim
चूंकि प्रत्येक उपयोगकर्ता और प्रत्येक इंस्टॉलेशन के लिए इंस्टॉलेशन पथ अलग-अलग होता है, इसलिए यह दस्तावेज़ उस स्थान को इंगित करने के लिए $ALSDIR का उपयोग करता है जहाँ सॉफ़्टवेयर इंस्टॉल किया गया है। यदि आप एक यूनिक्स उपयोगकर्ता हैं, तो बस ALSDIR नामक एक पर्यावरण चर बनाएँ और इसके मान को इंस्टॉलेशन पथ पर सेट करें। यदि आप एक विंडोज उपयोगकर्ता हैं, तो कमांड में इंस्टॉलेशन पथ के साथ $ALSDIR को बदलें।
ModelSim सिमुलेटर के लिए लाइब्रेरी संकलित करने के लिए निम्न प्रक्रिया का उपयोग करें। UNIX प्रॉम्प्ट पर UNIX कमांड टाइप करें। ModelSim ट्रांसक्रिप्ट विंडो की कमांड लाइन पर Windows कमांड टाइप करें।
नीचे दिए गए कमांड विंडोज के लिए हैं। इन कमांड को UNIX के लिए काम करने लायक बनाने के लिए बैक स्लैश की जगह फॉरवर्ड स्लैश का इस्तेमाल करें।
यह प्रक्रिया $ALSDIR\lib\vtl\95\mti निर्देशिका में एक माइक्रोसेमी VITAL लाइब्रेरी संकलित करती है। VITAL लाइब्रेरी को ठीक से काम करने के लिए आपको FPGA लाइब्रेरी मॉडल संकलित करना होगा।
टिप्पणी: यदि $ALSDIR\lib\vtl\95 निर्देशिका में पहले से ही एक MTI निर्देशिका मौजूद है, तो संकलित लाइब्रेरीज़ मौजूद हो सकती हैं, और आपको निम्नलिखित प्रक्रिया निष्पादित करने की आवश्यकता नहीं होगी।
- $ALSDIR\lib\vtl\95 निर्देशिका में mti नामक लाइब्रेरी बनाएं।
- मॉडलसिम सिम्युलेटर (केवल विंडोज़) को लागू करें।
- $ALSDIR\lib\vtl\95\mti डायरेक्टरी में बदलें। प्रॉम्प्ट पर निम्न कमांड दर्ज करें: cd $ALSDIR\lib\vtl\95\mti
- एक बनाने के परिवार लाइब्रेरी। प्रॉम्प्ट पर निम्न कमांड दर्ज करें: vlib
- VITAL लाइब्रेरी को मैप करें निर्देशिका। प्रॉम्प्ट पर निम्न कमांड दर्ज करें: vmap $ALSDIR\lib\vtl\95\mti\
- अपनी VITAL लाइब्रेरीज़ संकलित करें.
vcom -काम ../ .वीएचडी
उदाहरणार्थampअपने सिम्युलेटर के लिए 40MX लाइब्रेरी संकलित करने के लिए, निम्न कमांड टाइप करें: vcom -work a40mx ../40mx.vhd - (वैकल्पिक) माइग्रेशन लाइब्रेरी संकलित करें। यह चरण केवल तभी करें जब आपको माइग्रेशन लाइब्रेरी का उपयोग करने की आवश्यकता हो। प्रॉम्प्ट पर निम्न कमांड टाइप करें: vcom -work ../ _मिग.वीएचडी
डिज़ाइन प्रवाह
यह अध्याय VHDL VITAL-अनुरूप सिमुलेशन उपकरण के साथ डिजाइनों के अनुकरण के लिए डिजाइन प्रवाह का वर्णन करता है।
VHDL VITAL डिज़ाइन प्रवाह
VHDL VITAL डिज़ाइन प्रवाह में चार मुख्य चरण हैं:
- डिज़ाइन बनाएं
- डिजाइन लागू करें
- प्रोग्रामिंग
- सिस्टम सत्यापन
निम्नलिखित खंड इन चरणों का विवरण देते हैं।
डिज़ाइन बनाएं
डिज़ाइन निर्माण/सत्यापन के दौरान, डिज़ाइन को RTL-स्तर (व्यवहारिक) VHDL स्रोत में कैप्चर किया जाता है file.
डिज़ाइन कैप्चर करने के बाद, आप VHDL का व्यवहारिक सिमुलेशन कर सकते हैं file यह सत्यापित करने के लिए कि VHDL कोड सही है। कोड को फिर गेट-लेवल (संरचनात्मक) VHDL नेटलिस्ट में संश्लेषित किया जाता है। संश्लेषण के बाद, आप डिज़ाइन का वैकल्पिक प्री-लेआउट संरचनात्मक सिमुलेशन कर सकते हैं। अंत में, Libero SoC में उपयोग के लिए एक EDIF नेटलिस्ट तैयार की जाती है और VHDL VITAL-अनुरूप सिम्युलेटर में टाइमिंग सिमुलेशन के लिए एक VHDL संरचनात्मक पोस्ट-लेआउट नेटलिस्ट तैयार की जाती है।
VHDL स्रोत प्रविष्टि
टेक्स्ट एडिटर या संदर्भ-संवेदनशील HDL एडिटर का उपयोग करके अपना VHDL डिज़ाइन स्रोत दर्ज करें। आपके VHDL डिज़ाइन स्रोत में RTL-स्तर के निर्माण, साथ ही लिबरो SoC कोर जैसे संरचनात्मक तत्वों के इंस्टेंटिएशन शामिल हो सकते हैं।
व्यवहार सिमुलेशन
संश्लेषण से पहले अपने डिज़ाइन का व्यवहारिक सिमुलेशन करें। व्यवहारिक सिमुलेशन आपके VHDL कोड की कार्यक्षमता को सत्यापित करता है। आम तौर पर, आप सिमुलेशन चलाने के लिए शून्य विलंब और एक मानक VHDL परीक्षण बेंच का उपयोग करते हैं। कार्यात्मक सिमुलेशन करने के बारे में जानकारी के लिए अपने सिमुलेशन टूल के साथ शामिल दस्तावेज़ देखें।
संश्लेषण
अपने व्यवहारिक VHDL डिज़ाइन स्रोत को बनाने के बाद, आपको इसे संश्लेषित करना होगा। संश्लेषण व्यवहारिक VHDL को रूपांतरित करता है file गेट-लेवल नेटलिस्ट में और लक्ष्य प्रौद्योगिकी के लिए डिज़ाइन को अनुकूलित करता है। आपके संश्लेषण उपकरण के साथ शामिल दस्तावेज़ में डिज़ाइन संश्लेषण करने के बारे में जानकारी शामिल है।
EDIF नेटलिस्ट जनरेशन
आपके द्वारा अपना डिज़ाइन बनाने, संश्लेषित करने और सत्यापित करने के बाद, सॉफ्टवेयर लिबरो एसओसी में प्लेस-एंड-रूट के लिए एक ईडीआईएफ नेटलिस्ट तैयार करता है।
इस EDIF नेटलिस्ट का उपयोग संरचनात्मक सिमुलेशन में उपयोग के लिए संरचनात्मक VHDL नेटलिस्ट बनाने के लिए भी किया जाता है।
संरचनात्मक VHDL नेटलिस्ट जनरेशन
लिबरो एसओसी आपके ईडीआईएफ नेटलिस्ट से पोस्ट-सिंथेसिस प्रीलेआउट संरचनात्मक सिमुलेशन में उपयोग के लिए गेट-स्तरीय वीएचडीएल नेटलिस्ट उत्पन्न करता है।
द file यदि आप मैन्युअल रूप से सिमुलेशन करना चाहते हैं तो यह /synthesis निर्देशिका में उपलब्ध है।
संरचनात्मक सिमुलेशन
प्लेसिंग-एंड-रूटिंग से पहले स्ट्रक्चरल सिमुलेशन करें। स्ट्रक्चरल सिमुलेशन आपके पोस्ट-सिंथेसिस प्री-लेआउट स्ट्रक्चरल VHDL नेटलिस्ट की कार्यक्षमता को सत्यापित करता है। संकलित लिबरो SoC VITAL लाइब्रेरी में शामिल यूनिट विलंब का उपयोग किया जाता है। स्ट्रक्चरल सिमुलेशन करने के बारे में जानकारी के लिए अपने सिमुलेशन टूल के साथ शामिल दस्तावेज़ देखें।
डिजाइन लागू करें
डिज़ाइन कार्यान्वयन के दौरान, आप Libero SoC का उपयोग करके डिज़ाइन को प्लेस-एंड-रूट करते हैं। इसके अतिरिक्त, आप टाइमिंग विश्लेषण कर सकते हैं। प्लेस-एंड-रूट के बाद, VHDL VITAL-अनुरूप सिम्युलेटर के साथ पोस्ट लेआउट (टाइमिंग) सिमुलेशन करें।
प्रोग्रामिंग
माइक्रोसेमी SoC या समर्थित थर्ड पार्टी प्रोग्रामिंग सिस्टम से प्रोग्रामिंग सॉफ़्टवेयर और हार्डवेयर के साथ डिवाइस को प्रोग्राम करें। माइक्रोसेमी SoC डिवाइस को प्रोग्रामिंग करने के बारे में जानकारी के लिए प्रोग्रामर ऑनलाइन सहायता देखें।
सिस्टम सत्यापन
आप सिलिकॉन एक्सप्लोरर डायग्नोस्टिक टूल का उपयोग करके प्रोग्राम किए गए डिवाइस पर सिस्टम सत्यापन कर सकते हैं।
सिलिकॉन एक्सप्लोरर के उपयोग के बारे में जानकारी के लिए सिलिकॉन एक्सप्लोरर त्वरित प्रारंभ देखें।
नेटलिस्ट तैयार करना
यह अध्याय EDIF और संरचनात्मक VHDL नेटलिस्ट बनाने की प्रक्रियाओं का वर्णन करता है।
EDIF नेटलिस्ट तैयार करना
अपने स्कीमैटिक को कैप्चर करने या अपने डिज़ाइन को संश्लेषित करने के बाद, अपने स्कीमैटिक कैप्चर या संश्लेषण टूल से EDIF नेटलिस्ट बनाएं। प्लेस-एंड-रूट के लिए EDIF नेटलिस्ट का उपयोग करें। EDIF नेटलिस्ट बनाने के बारे में जानकारी के लिए अपने स्कीमैटिक कैप्चर या संश्लेषण टूल के साथ शामिल दस्तावेज़ देखें।
स्ट्रक्चरल VHDL नेटलिस्ट तैयार करना
संरचनात्मक VHDL नेटलिस्ट fileये सभी फाइलें आपके Libero SoC प्रोजेक्ट के भाग के रूप में स्वचालित रूप से उत्पन्न होती हैं।
आप अपनी VHDL नेटलिस्ट पा सकते हैं fileअपने Libero प्रोजेक्ट की /synthesis डायरेक्टरी में s. उदाहरण के लिएampले, यदि आपकी प्रोजेक्ट निर्देशिका का नाम project1 है, तो आपकी नेटलिस्ट files /project1/synthesis में हैं.
कुछ परिवार आपको इनका निर्यात करने में सक्षम बनाते हैं fileबाहरी उपकरणों में उपयोग के लिए मैन्युअल रूप से नेटलिस्ट निर्यात करें। यदि आपका डिवाइस इस सुविधा का समर्थन करता है तो आप नेटलिस्ट निर्यात कर सकते हैं fileटूल्स > एक्सपोर्ट > नेटलिस्ट से चयन करें।
मॉडलसिम के साथ सिमुलेशन
यह अध्याय मॉडलसिम सिम्युलेटर का उपयोग करके व्यवहारिक, संरचनात्मक और समय सिमुलेशन करने के चरणों का वर्णन करता है।
दिखाए गए तरीके PC के लिए हैं। वही सेटअप प्रक्रियाएँ UNIX के लिए भी इसी तरह काम करती हैं। बैक स्लैश के स्थान पर फ़ॉरवर्ड स्लैश का उपयोग करें। PC के लिए, MTI विंडो में कमांड टाइप करें। UNIX के लिए, UNIX विंडो में कमांड टाइप करें।
व्यवहार सिमुलेशन
किसी डिज़ाइन का व्यवहारिक अनुकरण करने के लिए निम्न प्रक्रिया का उपयोग करें। दस्तावेज़ देखें
व्यवहारिक सिमुलेशन के बारे में अतिरिक्त जानकारी के लिए अपने सिमुलेशन टूल के साथ शामिल करें।
- अपने मॉडलसिम सिम्युलेटर को चालू करें। (केवल पीसी के लिए)
- निर्देशिका को अपनी प्रोजेक्ट निर्देशिका में बदलें। इस निर्देशिका में आपका VHDL डिज़ाइन शामिल होना चाहिए files और टेस्टबेंच. प्रकार: सीडी
- लाइब्रेरी में मैप करें। यदि आपके VHDL स्रोत में कोई कोर इंस्टैंशिएटेड है, तो उन्हें संकलित VITAL लाइब्रेरी में मैप करने के लिए निम्न कमांड टाइप करें: vmap $ALSDIR\lib\vtl\95\mti\
अपने VHDL डिज़ाइन में फ़ैमिली लाइब्रेरी को संदर्भित करने के लिए files, अपने VHDL डिज़ाइन में निम्न पंक्तियाँ जोड़ें fileएस: पुस्तकालय ; उपयोग .घटक.सभी; - एक “work” डायरेक्टरी बनाएँ। टाइप करें: vlib work
- “work” डायरेक्टरी को मैप करें। निम्न कमांड टाइप करें: vmap work .\work
- अपने डिज़ाइन का व्यवहारिक सिमुलेशन करें। अपने VSystem या ModelSim सिम्युलेटर का उपयोग करके व्यवहारिक सिमुलेशन करने के लिए, अपने VHDL डिज़ाइन और टेस्टबेंच को संकलित करें files और एक सिमुलेशन चलाएँ। पदानुक्रमित डिज़ाइन के लिए, उच्च स्तरीय डिज़ाइन ब्लॉक से पहले निम्न-स्तरीय डिज़ाइन ब्लॉक संकलित करें।
निम्नलिखित कमांड्स यह प्रदर्शित करते हैं कि VHDL डिज़ाइन और टेस्टबेंच को कैसे संकलित किया जाए files:
वीकॉम-93 .वीएचडी
वीकॉम-93 .वीएचडी
डिज़ाइन का अनुकरण करने के लिए, टाइप करें:
वीसिम
उदाहरणार्थampपर:
vsim टेस्ट_एडर_व्यवहार
टेस्टबेंच में test_adder_behave नामक कॉन्फ़िगरेशन द्वारा निर्दिष्ट एंटिटी-आर्किटेक्चर जोड़ी का अनुकरण किया जाएगा। यदि आपके डिज़ाइन में PLL कोर है, तो 1ps रिज़ॉल्यूशन का उपयोग करें:
vsim -टी पीएस
उदाहरणार्थampपर:
vsim -t ps test_adder_behave
संरचनात्मक सिमुलेशन
संरचनात्मक सिमुलेशन करने के लिए निम्नलिखित प्रक्रिया का उपयोग करें।
- संरचनात्मक VHDL नेटलिस्ट उत्पन्न करें। यदि आप Synopsys डिज़ाइन कंपाइलर का उपयोग कर रहे हैं, तो इस टूल का उपयोग करके संरचनात्मक VHDL नेटलिस्ट उत्पन्न करें।
यदि आप अन्य संश्लेषण उपकरण का उपयोग कर रहे हैं, तो अपने EDIF नेटलिस्ट से गेट-स्तरीय VHDL उत्पन्न करें file आपके प्रोजेक्ट में स्वचालित रूप से उत्पन्न होता है। कुछ डिज़ाइन परिवार आपको उत्पन्न करने में सक्षम बनाते हैं fileआप सीधे टूल्स > एक्सपोर्ट > नेटलिस्ट मेनू से नेटलिस्ट फ़ाइल डाउनलोड कर सकते हैं।
टिप्पणी: जेनरेट किया गया VHDL सभी पोर्ट के लिए std_logic का उपयोग करता है। बस पोर्ट उसी बिट ऑर्डर में होंगे जैसा कि वे EDIF नेटलिस्ट में दिखाई देते हैं। - VITAL लाइब्रेरी को मैप करें। संकलित VITAL लाइब्रेरी को मैप करने के लिए निम्न कमांड चलाएँ।
वीएमएपी $ALSDIR\lib\vtl\95\mti\ - संरचनात्मक नेटलिस्ट संकलित करें। अपना VHDL डिज़ाइन और टेस्टबेंच संकलित करें fileनिम्नलिखित कमांड यह प्रदर्शित करते हैं कि VHDL डिज़ाइन और टेस्टबेंच को कैसे संकलित किया जाए files:
vcom -जस्ट ई -93 .वीएचडी
vcom -जस्ट ए -93 .वीएचडी
वीकॉम .वीएचडी
टिप्पणी: सबसे पहले, एप्लिकेशन इकाइयों को संकलित करता है। फिर, यह आर्किटेक्चर को संकलित करता है, जैसा कि कुछ उपकरणों द्वारा लिखे गए VHDL नेटलिस्ट के लिए आवश्यक है। - संरचनात्मक सिमुलेशन चलाएँ। अपने डिज़ाइन का अनुकरण करने के लिए, टाइप करें: vsim
उदाहरणार्थampले: vsim test_adder_structure
टेस्टबेंच में test_adder_structure नामक कॉन्फ़िगरेशन द्वारा निर्दिष्ट इकाई-आर्किटेक्चर जोड़ी का अनुकरण किया जाएगा।
यदि आपके डिज़ाइन में PLL कोर है, तो 1ps रिज़ॉल्यूशन का उपयोग करें: vsim -t ps
उदाहरणार्थampले: vsim -t ps test_adder_structure
समय सिमुलेशन
समय सिमुलेशन करने के लिए:
- यदि आपने ऐसा नहीं किया है, तो अपने डिज़ाइन को बैक-एनोटेट करें और अपना टेस्टबेंच बनाएं।
- अपने V-सिस्टम या मॉडलसिम सिम्युलेटर का उपयोग करके टाइमिंग सिमुलेशन करने के लिए, अपने VHDL डिज़ाइन और टेस्टबेंच को संकलित करें fileयदि उन्हें पहले से ही संरचनात्मक सिमुलेशन के लिए संकलित नहीं किया गया है, तो उन्हें जोड़ें और सिमुलेशन चलाएँ। निम्न कमांड यह प्रदर्शित करते हैं कि VHDL डिज़ाइन और टेस्टबेंच को कैसे संकलित किया जाए files:
vcom -जस्ट ई -93 .वीएचडी
vcom -जस्ट ए -93 .वीएचडी
वीकॉम .वीएचडी
नोट: पिछले चरणों का पालन करने से पहले इकाइयों को संकलित किया जाता है और फिर आर्किटेक्चर को, जैसा कि कुछ उपकरणों द्वारा लिखे गए VHDL नेटलिस्ट के लिए आवश्यक है। - SDF में समय संबंधी जानकारी का उपयोग करके बैक-एनोटेशन सिमुलेशन चलाएं file. प्रकार: vsim -sdf[max|typ|min] / = .एसडीएफ-सी
विकल्प डिज़ाइन में किसी इंस्टेंस के उस क्षेत्र (या पथ) को निर्दिष्ट करता है जहाँ बैक एनोटेशन शुरू होता है। आप इसका उपयोग किसी बड़े सिस्टम डिज़ाइन या टेस्टबेंच में किसी विशेष FPGA इंस्टेंस को निर्दिष्ट करने के लिए कर सकते हैं जिसे आप बैक एनोटेट करना चाहते हैं। उदाहरण के लिएampले: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
इस पूर्व मेंampले, एंटिटी एडर को टेस्टबेंच में इंस्टेंस “uut” के रूप में इंस्टेंटिएट किया गया है। टेस्टबेंच में “test_adder_structural” नामक कॉन्फ़िगरेशन द्वारा निर्दिष्ट एंटिटी-आर्किटेक्चर जोड़ी को SDF में निर्दिष्ट अधिकतम देरी का उपयोग करके सिम्युलेट किया जाएगा। file.
यदि आपके डिज़ाइन में PLL कोर है, तो 1ps रिज़ॉल्यूशन का उपयोग करें: vsim -t ps -sdf[max|typ|min] / = .एसडीएफ-सी
उदाहरणार्थampले: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
ए - उत्पाद समर्थन
माइक्रोसेमी एसओसी उत्पाद समूह ग्राहक सेवा, ग्राहक तकनीकी सहायता केंद्र सहित विभिन्न समर्थन सेवाओं के साथ अपने उत्पादों का समर्थन करता है webसाइट, इलेक्ट्रॉनिक मेल और दुनिया भर में बिक्री कार्यालय।
इस परिशिष्ट में माइक्रोसेमी एसओसी उत्पाद समूह से संपर्क करने और इन समर्थन सेवाओं का उपयोग करने के बारे में जानकारी है।
ग्राहक सेवा
गैर-तकनीकी उत्पाद समर्थन के लिए ग्राहक सेवा से संपर्क करें, जैसे उत्पाद मूल्य निर्धारण, उत्पाद उन्नयन, अद्यतन जानकारी, ऑर्डर की स्थिति और प्राधिकरण।
उत्तरी अमेरिका से, 800.262.1060 पर कॉल करें
बाकी दुनिया से, 650.318.4460 पर कॉल करें
दुनिया में कहीं से भी फ़ैक्स करें, 408.643.6913
ग्राहक तकनीकी सहायता केंद्र
माइक्रोसेमी SoC उत्पाद समूह अपने ग्राहक तकनीकी सहायता केंद्र में अत्यधिक कुशल इंजीनियरों को नियुक्त करता है जो माइक्रोसेमी SoC उत्पादों के बारे में आपके हार्डवेयर, सॉफ़्टवेयर और डिज़ाइन संबंधी प्रश्नों के उत्तर देने में मदद कर सकते हैं। ग्राहक तकनीकी सहायता केंद्र एप्लिकेशन नोट्स, सामान्य डिज़ाइन चक्र प्रश्नों के उत्तर, ज्ञात समस्याओं का दस्तावेज़ीकरण और विभिन्न FAQ बनाने में बहुत समय व्यतीत करता है। इसलिए, हमसे संपर्क करने से पहले, कृपया हमारे ऑनलाइन संसाधनों पर जाएँ। बहुत संभावना है कि हमने आपके प्रश्नों का उत्तर पहले ही दे दिया हो।
तकनीकी समर्थन
ग्राहक सहायता पर जाएँ webस्थल (www.microsemi.com/soc/support/search/default.aspx) अधिक जानकारी और समर्थन के लिए। खोजने योग्य पर कई उत्तर उपलब्ध हैं web संसाधन में आरेख, चित्र और अन्य संसाधनों के लिंक शामिल हैं webसाइट।
Webसाइट
आप SoC होम पेज पर विभिन्न प्रकार की तकनीकी और गैर-तकनीकी जानकारी ब्राउज़ कर सकते हैं www.microsemi.com/soc.
ग्राहक तकनीकी सहायता केंद्र से संपर्क करना
अत्यधिक कुशल इंजीनियर तकनीकी सहायता केंद्र के कर्मचारी हैं। तकनीकी सहायता केंद्र से ईमेल या माइक्रोसेमी एसओसी उत्पाद समूह के माध्यम से संपर्क किया जा सकता है webसाइट।
ईमेल
आप अपने तकनीकी प्रश्नों को हमारे ईमेल पते पर संप्रेषित कर सकते हैं और ईमेल, फैक्स या फोन द्वारा उत्तर प्राप्त कर सकते हैं। साथ ही, यदि आपको डिज़ाइन संबंधी समस्या है, तो आप अपना डिज़ाइन ईमेल कर सकते हैं fileएस सहायता प्राप्त करने के लिए।
हम पूरे दिन ईमेल खाते की लगातार निगरानी करते हैं। हमें अपना अनुरोध भेजते समय, कृपया अपना पूरा नाम, कंपनी का नाम और अपनी संपर्क जानकारी शामिल करना सुनिश्चित करें ताकि आपके अनुरोध को प्रभावी तरीके से संसाधित किया जा सके।
तकनीकी सहायता ईमेल पता है soc_tech@microsemi.com.
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दस्तावेज़ / संसाधन
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माइक्रोचिप VHDL VITAL SoC डिज़ाइन सूट संस्करण [पीडीएफ] उपयोगकर्ता गाइड संस्करण 2024.2 से 12.0, VHDL VITAL SoC डिज़ाइन सूट संस्करण, VHDL VITAL, SoC डिज़ाइन सूट संस्करण, सूट संस्करण, संस्करण |